دراسة إمكانية تخفيض الاستطاعة المستهلكة في دارات CMOS بإنقاص فعالية التبديل
نشر في جامعة تشرين
بتاريخ 2018
في مجال هندسة اتصالات
والبحث باللغة
العربية
تحميل البحث
الملخص بالعربية
يهدف البحث إلى دراسة تخفيض الاستطاعة المستهلكة في الدارات الرقمية نوع CMOS و إلى تطوير طرق جديدة في هذا المجال و الحصول على نتائج عملية جديدة قابلة للتطبيق في مجال تطوير الأجهزة الإلكترونية المتكاملة عالية الاندماج VLSI ، تم في هذا البحث دراسة تخفيض الاستطاعة المستهلكة الديناميكية بتخفيض فعالية التبديل حيث تم تغيير البنية الهندسية للدارة الرقمية على الاستطاعة المستهلكة ، و استخدمت تراكيب مختلفة للدارة.
حيث تم الحصول على نتائج جيدة بطريقة المحاكاة باستخدام برنامج ال Matlab حيث تم تخفيض قدره 10 %مما يساعد ف تحقيق مواصفات عالية في تصميم الدارات.
المراجع المستخدمة
NAJM, F. "A survey of power estimation techniques in VLSI circuits," IEEE Transactions on VLSI Systems, vol. 2, December8105,pp. 446-455
HAYES & Horowitz."Field-E_ect (FET) transistors" .2013,(pp 142-162 and 244-266), Spring
OLEVEIRA Pinto, R.L.; Schneider, M.C; and Montoro, C.G. Sizing of MOS transistors for amplifier design. ISCAS, 2013